fpga时钟的问题？？

请教：如何用verilog实现,fpga输出一时钟信号，高于原来输入的系统时钟，使用pll倍频吗，具体如何实现的？谢谢！

举报该文章

相关建议 2009-04-18

锁相环PLL倍频
不知道你用什么FPGA
如果是ALTERA的FPGA
QUARTUS里面有PLL的IP核
在MegaWizard里面调出来
可以设置倍频的倍数

温馨提示：内容为网友见解，仅供参考

当前网址：https://11.t2y.org/zz/msffqqpv.html

第1个回答 2009-04-18

你可以调用PLL的IP，进行倍频。

相似回答

大家正在搜

FPGA时钟问题

FPGA的时钟问题

FPGA中时钟问题，求助于各位高手？

fpga时钟问题

fpga 全局时钟问题

懂FPGA的进来一下！时钟问题！

关于FPGA的全局时钟和局部时钟的问题

Xilinx的FPGA时钟问题