第1个回答 2010-09-10
可以,FPGA有多个时钟时为了方便不同的需求,适用于多时钟控制系统,当然你只用一个也就没什么错的。其管脚自由分配,你可以根据你的设计需要绑定不同时钟管脚的时钟信号,当然这些时钟管脚也可以做普通IO口使用本回答被提问者采纳
第2个回答 2010-09-12
你把FPGA设计中的clk分配到clk1对应的管脚就可以了。
在硬件设计的时候50Mhz的有源晶振连接到FPGA的CLK1管脚就行了。其余未使用的专用时钟管脚,悬空不管即可。
第3个回答 2020-07-14
没有晶振,有些有专用时钟管脚,从那里给个时钟,当然给到普通IO也可以的
第4个回答 2019-07-22
锁相环PLL倍频
不知道你用什么FPGA
如果是ALTERA的FPGA
QUARTUS里面有PLL的IP核
在MegaWizard里面调出来
可以设置倍频的倍数