FPGA时钟问题

这里为什么直接把50MHZ的信号定义成30M的时钟输入信号？如果能这么用，还用分频器干嘛

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看看inst3的配置到底是几分频，后面的1kHz时钟给谁使用。
要么是个30000分频器，实际输出个1.67kHz的时钟给不精确的其它电路用；
要么写作clk30M，实际已经改成50000分频了……

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