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    • 请问verilog中：always @(posedge clk or negedge rst_n)和always @(posedge clk, negedge rst_n)有何区别

    如题！

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    相关建议   2011-06-22
    没有任何区别！
    一种意思的两种表示方法。
    温馨提示：内容为网友见解，仅供参考
    其他看法
    第1个回答  2011-06-23
    很负责的告诉你，两个语句意思完全相同，无任何区别。
    第2个回答  2011-06-23
    在Verilog中，这两条语句是可以互换的，基本没什么区别。
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