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    • 如何使用verilog hdl 中的测试程序。。。·include"count4.v"这句老是报错，，

    Error (10228): Verilog HDL error at count4.v(1): module "count4" cannot be declared more than once，，，求解决

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    相关建议   2011-09-16
    路径没写好吧 一般在做verilog代码测试时，代码文件放到rtl文件夹 测试文件放到sim文件夹，工作建个文件夹working emacs写个filelist 把需要用到的文件.v test.v 写进去 run下就可以了

    这样就不会造成文件乱七八糟的情况 重复录入等的麻烦
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    其他看法
    第1个回答  2011-09-17
    有两个模块名字都是count4
    第2个回答  2011-09-16
    你声明了2次么。
    第3个回答  2011-09-19
    最好把代码附上来看看吧
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