verilog语言的问题，我在verilog语言中定义一个reg变量不做赋值，在仿真的时候应该是xxx为什么是0呢？？

而用modelsim仿真的话就是xxxx，请高手回答。

举报该文章

相关建议 2012-04-19

这跟软件是有差异的，做仿真的话建议还是用modesim

温馨提示：内容为网友见解，仅供参考

当前网址：https://11.t2y.org/zz/sqvqm2v48.html

无其他回答

相似回答

大家正在搜

Verilog在定义reg变量时可以初始化赋值么，比如reg...

Verilog中reg赋值的问题

verilog中reg变量赋初始值问题

在c语言中没有对变量赋值，它的值是否自动赋0？

Verilog赋值问题

verilog reg 赋值问题？

verilog语言，假如A=B+C，B跟C是reg变量，在a...

verilog语言中reg类型直接赋值会有什么风险？