Verilog中reg赋值的问题
Verilog中，
reg[7:0]hour,a,b;
我能给hour[3:0]<=9这样赋值吗?
或者进行hour[3:0]<=hour[3:0]-1这样的操作吗？
或者在比较的时候可以写成
if({a[7:4]，a[3:0]}<{b[7:4]，b[3:0]})这样的拼接项吗？
那这样拼接比较的结果跟直接比较两个八位的大小是一样的吗？
谢谢各位大人咯
第1个回答 2014-04-18
hour[3:0]<=9是可以的，但是必须在always块里面
hour[3:0]<=hour[3:0]-1是可以的，但是必须在always块里面
if({a[7:4]，a[3:0]}<{b[7:4]，b[3:0]})和if(a<b)是一样的本回答被提问者和网友采纳
hour[3:0]<=hour[3:0]-1是可以的，但是必须在always块里面
if({a[7:4]，a[3:0]}<{b[7:4]，b[3:0]})和if(a<b)是一样的本回答被提问者和网友采纳
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