verilog 赋值中的一个问题

在always模块中，想要将wire[15:0]data中的0~7位赋给reg [7:0]的data_out中，但要是data的0位到data_out的第7位，依次~~~data的最高位（第7位）赋给data_out的最低位（第0位）
写成data_out<=data[0:7]报错：Bounds of part-select into 'data' are reversed
要怎么实现这个功能？