Verilog中always中有多个if语句，且两个或多个if语句的执行条件同时满足时，其执行是否有先后顺序

如always( posedge clk ) begin
if( a ) a<=1;
if( c ) b<=1;
end
如果a和c同时满足条件，为1，那么这两个if语句的执行有先后顺序吗
网上有的说有先后顺序，有的说没有，到底是怎么回事