Verilog HDL语言中，多个always语句之间是并行执行的还是串行执行的？O(∩_∩)O谢谢
Verilog HDL语言中，多个always语句之间是并行执行的还是串行执行的？例如：
module addr(clk,rst_n,fm);
... ...
always@(...)
... ...
always@(...)
... ...
endmodule
程序中这两个always语句是同时执行的还是顺序执行的呀？O(∩_∩)O谢谢
第1个回答 2011-11-23
并行执行的，典型的语句如下
always@(posedge clk or negedge rst) //clk上升沿和rst的下降沿触发
if (!rst) //复位
.....
else
....本回答被提问者采纳
always@(posedge clk or negedge rst) //clk上升沿和rst的下降沿触发
if (!rst) //复位
.....
else
....本回答被提问者采纳
第2个回答 2011-11-23
当然都是并行了
第3个回答 2011-11-24
肯定是并行执行的
第4个回答 2011-11-23
并行
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