fpga中组合逻辑电路设计的testbench怎么写

如题所述

ADCLK作为AD_DMA模块的输出，同时作为always @(posedge ADCLK or negedge INIT)中的敏感变量，没有什么问题啊，作为testbench，应该没有输入输出的，直接定义reg、wire型数据，然后调用顶层模块就可以了埃例如： module tb_top(); reg clk; reg ...

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