Verilog 中testbench 和 工程文件

求教各位大侠：
1. 综合的时候是否一定需要有top module？如果需要，top module会被综合为什么形式？
2. 编写testbench时，是否也可以写出 模块端口列表 和 端口定义？

一定需要。对于ASIC,综合成门级网表；对于FPGA，就是一些逻辑和寄存器等（altera的quartus ii综合完成后在tools->netlists viewer->Technology xxx (post fitting)中可观察综合的结果）。若想了更多综合知识，推荐搜索关键词"逻辑综合"或"logic synthesis"。至于top module的作用，想象在面包板上搭建一个电路，面包板上的各个元器件就是例化的子模块，而面包板就是top module(一般top module里面只例化各个模块而没有逻辑功能)。

不可以。编写testbench是为了仿真。仿真是为了验证设计模块的设计是否正确。testbench中，主要产生测试和激励信号给DUT(design under test，指要测试的rtl代码)，并收集DUT输出用于验证、比对等。对于testbench来说既不需要额外的激励（需要什么信号自行产生就可以了），也不需要输出（testbench就是用于仿真的，输出给哪一个模块？）。