求教用Verilog写testbench测试文件

module e_piano(iclk_50,keyin,buzzout);
input iclk_50;
input [7:0] keyin;
output buzzout;
reg [17:0] N;
reg [17:0] cnt;
reg clk_buzz;

initial
begin
clk_buzz=0;
cnt=0;
end

always@(posedge iclk_50)
begin
if(!keyin[7]) //----do
N<=191132;
else if(!keyin[6]) //----ri
N<=170242;
else if(!keyin[5]) //----mi
N<=151700;
else if(!keyin[4]) //----fa
N<=143184;
else if(!keyin[3]) //----so
N<=127552;
else if(!keyin[2]) //----la
N<=113636;
else if(!keyin[1]) //----si
N<=101236;
else if(!keyin[0]) //----#do
N<=95548;
else begin
clk_buzz<=0;
cnt<=17'd0;
end

//always@(posedge iclk_50)
// begin
if(cnt==N/2-1)//--//div clock by N
begin
clk_buzz<=~clk_buzz;
cnt<=0;
end
else
cnt<=cnt+1;
end

assign buzzout=clk_buzz;
endmodule
这是一个电子琴电路的程序，要用Modelsim仿真，不知道测试文件要怎么写。下面是Vim的testbench模板，有几个地方不知道该怎么填啊T．T求教求教
`timescale 1 ns/1 ns
module e_piano_tb();
//时钟和复位
reg clk ;
//uut的输入信号
reg iclk_50 ;
reg[7:0] keyin ;

//uut的输出信号
wire buzzout;
//时钟周期，单位为ns，可在此修改时钟周期。
parameter CYCLE = 20;
//复位时间，此时表示复位3个时钟周期的时间。
parameter RST_TIME = 3 ;
//待测试的模块例化
e_piano uut(
.clk (clk ),
.din0 (iclk_50 ),
.din1 (buzzout ),

//生成本地时钟50M
initial begin
clk = 0;
forever
#(CYCLE/2)
clk=~clk;
end
//产生复位信号
initial begin
rst_n = 1;
#2;
rst_n = 0;
#(CYCLE*RST_TIME);
rst_n = 1;
end
//输入信号din0赋值方式
initial begin
#1;
//赋初值
din0 = 0;
#(10*CYCLE);
//开始赋值
end
//输入信号din1赋值方式
initial begin
#1;
//赋初值
din1 = 0;
#(10*CYCLE);
//开始赋值
end

endmodul

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