求高手解答，FPGA扫描外界高电平上升沿信号的机制为什么实现不了（VHDL程序）

PROCESS(clkTemp,rdint,dsp_wrmTmp,wr_fifo)
BEGIN
dsp_wrmTmp1<=dsp_wrmTmp;
dsp_wrmTmp2<=dsp_wrmTmp1;
if(dsp_wrmTmp='1' and dsp_wrmTmp2='0')then
TP<='1';
elsif(dsp_wrmTmp='0' and dsp_wrmTmp2='1')then
TP<='0';
end if;
END PROCESS;

设想通过这段程序，实现采集到外界（DSP的GPIO引脚）送进来的高低电平信号的沿（因为进程中已经有别的采集时钟沿的语句，不能在用dsp_wrmTmp' event了）。
但是实际调试中，当外界的接进来的dsp_wrmTmp从0变成1时，TP没有变成1；dsp_wrmTmp从1变成0时，TP也没有变成0.
请问这是怎么回事呢？

没有clk引入，没有D触发器，怎么实现上升沿检测啊？

PROCESS(clkTemp)
BEGIN
if rising_edge(clkTemp) then
dsp_wrmTmp1<=dsp_wrmTmp;
dsp_wrmTmp2<=dsp_wrmTmp1;
endif;
END PROCESS;

PROCESS(clkTemp,rdint,dsp_wrmTmp,wr_fifo)
BEGIN
if rising_edge(clkTemp) then
if(dsp_wrmTmp='1' and dsp_wrmTmp2='0')then
TP<='1';
elsif(dsp_wrmTmp='0' and dsp_wrmTmp2='1')then
TP<='0';
end if;
endif;
END PROCESS;
个人认为你的clkTemp就是你时钟。

温馨提示：内容为网友见解，仅供参考

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