VHDL程序求解？
实现的功能是，检测到a的上升沿后，输出y为高电平，并保持2秒钟
library ieee;
use ieee.std_logic.all;
use ieee.std_logic_unsigned.all;
entity bisou is
port(a:in std_logic;
y:out std_logic);
end bisou;
architecture bisou of bisou is
signal count:integer range 0 to 200;
begin
process(a)
begin
if rising_edge(a) then
y<=1;
for (count=0;count<=200;count++)
count<=count;
else y<=0;
end if;
end process;
end bisou;
程序又错，求怎么改或提供新的程序
靠硬件逻辑延时啊，晕倒。
输入端口中至少还要增加
clk:in std_logic;追问
大哥，问下那个我现在有个传感器，它检测到信号后输出一个高电平，但是会很快由高自动变低，我想实现传感器检测到高电平后，输出一段频率为时钟周期的10倍，且维持2秒后变为0.。。。怎么弄呢
追答你上面的想法大致都正确的，按照我上面说的，加入你的时钟信号，给count单独一个process，应该可以实现你要求的功能的。
怎么通过vhdl程序得到原理图 求详细讲解
不能得到通用芯片的原理图，只能得到这个模块的图，也就是你VHDL写的这个模块可以在原理图中调用，VHDL你编译成功之后，在你程序的这个窗口下，点file---creat\/updata---creat symbol files for current files,这时你建个原理图窗口，如果刚模块生成成功的话，就可以看到生成的模块 ...
vhdl程序总有错误,怎么解决
这个写法是错误的。VHDL程序在进程里面是顺序执行的，你的原始程序可以分成 if reset='1' then c_st<=s0;end if;和 if clk='1'and clk'event then 这两个部分，if reset='1' then 这一部分其实没有起作用。c_st又需要在电平触发，有需要沿触发，这个是没办法综合，这个就是你错误的原因。...
VHDL程序解释
process(clr) --- 进程语句，不过括号中要写入进程中所有的输入 信号，因此应该改成(clr,clk,clkdiv)begin --进程开始 if(clr='1') then --如果复位信号=1，clkdiv每一位全为0 clkdiv <= (others => '0');elsif(rising_edge(clk)) then --否则在时钟上升沿到来 clkdiv <= ...
求一VHDL语言的八位十进制频率计程序,要能下载实现功能的.谢谢,能用...
根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的脉冲计数允许信号，1秒计数结束后，计数值（即所测信号频率）锁入锁存器，并为下一次测频作准备，即将计数器清零。试验内容：1、根据频率计的工作原理，将电路划分成控制器、计数器、锁存器和LED显示几个模块，控制器——产生1...
VHDL中汽车尾灯控制程序出错,求解?
r>="XXX";l>="XXX";上面两句明显语法错误，改为：r<="XXX";l<="XXX";
下面的VHDL程序什么意思?
这个程序大概意思就是有一个双向端口output，当output为S1的时候，把output变为S2，以此类推。。。至于WHEN s3 => output <= s4 ;这句话，这是CASE语句的一种格式，我写成下面这样就好理解了，上面这句等价于：when s3 => output <= s4;这个跟上面的CASE output IS是联系起来的，就是当output...
菜鸟上路,VHDL程序出错,求解答。
1.library UNISIM;use UNISIM.VComponents.all;这两个东西貌似无法使用。UNISIM是xilinx的库函数，如果你用第三方的仿真软件，就需要把xilinx的库编译进仿真软件库中 例如modelsim，xilinx软件中可以直接编译 2.怎么使用组件？这个你看看语法吧，在这没法一点点跟你介绍 3.预设的非门的端口为not，与关键字...
VHDL程序解释,很短的一段,说是同步化电路。。不懂什么意思,求高手指 ...
上升沿检测电路，就是将sin输入信号用clk同步一下，得到一个时钟周期的正脉冲
VHDL:程序无误,仿真不对,求解。。
你的仿真图时间设置不对啊。。。一般程序对了。。。仿真都是浮动来的。。。你给你仿真图给我看看。。。正确的。。。
EDA2位二进制全加器的设计程序(用VHDL语言) 求解
use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity adder2b is port(cin；ins td_logic;a,b: in std_logic_vector(2 downto 0);s: out std_logic_vector(2 downto 0);cout: out std_logic);end adder2b;architecture vhd of adder2b is signed sint:std_logic_...
