xilinx的zynq-7000 FPGA，打开vivado新建block design，添加zynq处理器，处理器模块上的fixed_io是什么

如题，如图中所示，模块的接口处理时钟，复位，外接的DDR接口，还有一个fixed_io接口，这个接口是做什么的，请高手指点迷津。

你可以点开加号就可以看到具体的信号，里面包含54个MIO和DDR_VRN、DDR_VRP，PS的时钟复位等一些系统信号。

这个我点开看过，MIO我知道是可以引导外面的通用引脚，不过其他信号是干什么的呢。DDR不是已经有外接引脚了么，而这两个信号又是做什么的。时钟、复位也有FCK_CLK0和FCK_RESET0_N，不知道这里的时钟和复位是做什么的，PS_PORB是做什么也不清楚。

这俩个为DDR差分参考电压输入。PS_CLK和PS_SRSTB是系统外部时钟和复位的输入，你说的俩个FCLK_CLK0和FCLK_RESET0_N是PS的输出时钟和复位可供给PL使用的, PS可以输出四路不同的时钟给PL使用。