verilog语言中的forever后面的语句会执行吗？

会，但不可综合。

“forever后面”指的是哪里？

比如
`timescale 1ns/100ps
module tb();
reg A;
reg clk;
initial begin
A = 1;
#10;
forever begin
clk = 1'b1; #(8);
clk = 1'b0; #(8);
end
A = 0;
end
endmodule

testbench会在
forever begin
clk = 1'b1; #(8);
clk = 1'b0; #(8);
end
里面死循环，而A=1这句子将永远执行不到。