1. 检查你使用的altera FPGA开发板的使用说明，查看里面是否有支持10倍频的pll。
2. 如果有，请使用altera_mf 文件，找到该FPGA开发板里面倍频pll的实例化模块的名称 比如叫 altera_pll 然后输入需要倍频的参数。
3. 在进行管教映射的使用，参照开发板的使用说明，把时钟输入引脚指定到参考说明的输入引脚， 把时钟输出（倍频后）的引脚指定到参考说明的输出引脚。
2. 如果有，请使用altera_mf 文件，找到该FPGA开发板里面倍频pll的实例化模块的名称 比如叫 altera_pll 然后输入需要倍频的参数。
3. 在进行管教映射的使用，参照开发板的使用说明，把时钟输入引脚指定到参考说明的输入引脚， 把时钟输出（倍频后）的引脚指定到参考说明的输出引脚。
温馨提示：内容为网友见解，仅供参考
第1个回答 2012-07-29
使用IP core， altera里面是PLL，设置输出频率，输入频率，Quartus工具会自动设置倍频和分频因子。也可以手动设置，输出相应频率的时钟。
当然系数是有限制的。追问
当然系数是有限制的。追问
Quartus工具 怎么手动设置、？？？
追答IP core产生工具
MegaWizard，就是那个魔法棒图标的，选择PLL，有图形界面能设置
MegaWizard Plus 是这个吗？点开以后出来是三个选项 没有PLL啊
选第一个，下一步，貌似在IO分类里面吧，不在就在别的分类里面看看。
很久没用quartus了...
第2个回答 2018-07-05
用FPGA内部的PLL来实现，可以实现输出时钟是输入时钟的n/m倍数关系，其中n和m可以是1——256之间的整数。
当然任意关系无法实现，一个是FPGA本身的性能限制，第二，PLL的实现也有最小频率间隔，比这个基数更小的频率差也是无法实现的。本回答被网友采纳
当然任意关系无法实现，一个是FPGA本身的性能限制，第二，PLL的实现也有最小频率间隔，比这个基数更小的频率差也是无法实现的。本回答被网友采纳
第3个回答 2012-07-29
用PLL锁相环，锁相环有IP核！
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