什么是Verilog流水线设计？能举例说明吗？谢谢了

如题所述

流水线设计就是用时间换取资源的一种方法吧。比如你要对一个信号做高阶数的FIR滤波器，这种处理需要在两个数据之间进行大量的乘累加操作，这时候就设计到你的时钟够不够高，高到你足以在这么短的数据间隔内处理完所有的操作。
如果时间不够充裕，那可能就需要并行操作，需要很多个乘法器同时进行来缩短计算需要的时钟数，但是如果你的时间足够充裕，那么就完全可以采用串行的计算方法来减少硬件资源的消耗。我们都知道乘法器的资源是很紧俏的。换句话就是一个乘法器使用多次

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