FPGA能下进去程序但是管脚都是高电平是怎么回事
在设置（setting - device)里将未使用在引脚（unused pins）设置为 输入三态（as input tri-states）。
FPGA使用了部分管脚作为输出,同时需要这些输出引脚的值在系统复位信号有...
还有接FPGA的那个需要保持数据的外设，大概不是什么总线设备吧，否则不可能对这种现象敏感。可能是个接口电路，这种电路应该可以通过片选、使能之类的引脚，用RST#结合MOS管来控制生效。
Fpga的Done管脚始终不能拉高
看一下烧写文件的SWAP选项（即并行字内部的高低位顺序调换）有没有打开。可能是bit位序反了导致的。
fpga引脚绑定后改变不了电平
1、引脚类型不确定：在设置FPGA引脚电平前，必须确定引脚类型，不同类型的引脚在设置电平时有不同的规则。2、输入管脚电平不适应：对于输入管脚，需要设置其电平以适应外部信号的要求，如设置输入管脚电平时没有考虑外部信号的电平范围和传输速率，会导致输入信号无法被正确识别。3、输出管脚电平不适当：对于...
FPGA分配管脚 时如何去掉没用到的管脚
没有用到的管脚不填就可以了。还有一个需要注意的地方，当你想分配的管脚是某一个模块的输入输出口时，一定要将该模块设置为顶层模块，这样才能在管脚分配的地方找到要分配的管脚。
请教Cadence如何导出FPGA的管脚定义
如果是原理图，建议先导入allegero，在PCB上看好了。按F4或者图示i图标，在FIND侧边栏选择component，点击FPGA，弹出信息文本，下拉找到定义引脚。将引脚部分COPY到excel, 在excel上会放到一列中。下面需要分列。（excel 2007中操作）分列前如下图 分列后得到下图 选择全表格，根据想排序的列，选择该列排序...
FPGA EP3C16F484C芯片 上电后管脚输出一个200ms左右的高脉冲, 怎样消 ...
不能设置，只能通过该脚下拉电阻到地解决。因为上电到FPGA配置完成期间，FPGA内部默认弱上拉。
fpga未用管脚什么状态
一般会是三态状态，也可以通过设置，固定为高电平或低电平
问一个关于FPGA配置的问题:书上说,FPGA上电后,nCONFIG管脚被拉低...
这是一个输入管脚, 但在其外部应该加的有下拉电阻.在整个系统初始上过程中,如CPU\/DSP等还没有完成初始化来配置此管脚的时候,该管脚被拉低.
您好 请教一个fpga的问题
正常情况，在不上电时，FPGA芯片的CONF_DONE是不会与地短接的。程序能烧说明JTAG没问题，程序没跑起来是因为烧写完成后，芯片也要检测CONF_DONE的信号，若检测到CONF_DONE为低(此时通常是外部的上拉出了问题或者就是比较槽糕的情况——芯片该管脚出问题)，就认为还未完成配置，所以也就不会运行程序。...
