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PLL怎样使用普通IO管脚作为时钟输入
如题所述
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第1个回答 2017-02-19
理论上来说是可以的,但是使用的时候需要注意,时钟过多可以会引起相互之间的干扰,处理不好就会发生数据紊乱的现象。
FPGA(Field-Programmable Gate Array),即现场可编程门阵列,它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。
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