vhdl与C的区别谁知道啊,讲的详细点,分别用于什么器件。。谢了
c语言不适合编写一些精度高，要求误差计算什么的，延迟时间也不好弄，vhdl是硬件描述语言，更适合编写硬件，c语言中大多都是顺序语句，vhdl并行语句较多
VHDL与C语言的区别主要在哪儿里
VHDL是硬件描述语言，用来做硬件设计的；C语言是软件编程语言，用来编写软件程序的。一个是用来设计硬件系统的，一个是用来设计软件系统的，用途完全不同，不可同日而语。
c语言程序和vhdl语言程序在系统中的处理情况有什么区别吗
c语言是用来编写计算机程序，应用程序的，当然扩展的c语言有用于单片机等与有关的程序。vhdl语言是与电子技术相关EDA电路设计相关的用于描述数字系统的结构，行为，功能和接口的硬件描述语言
C语言和汇编语言及VHDL语言的各自的优缺点
汇编属底层需要。编写时间长工作量大，底层开发驱动开发。C可以适用于大部分开发。vhdl集成电路硬件描述语言，主要是应用在数字电路的设计中。他们的应用环境不同。
硬件描述语言与高级编程语言有何区别?
用途不一样 VHDL等硬件描述语言主要用于CPLD、FPGA的大规模可编程逻辑器件 而C语言等高级编程语言主要用于计算机等方面
请问硬件描述语言与软件描述语言有什么区别?不都是在计算机上编程 然后...
当然有区别啊，硬件描述语言编程是对可编程器件内部逻辑资源 自己组合，相当于自己去设计内部电路。而c语言c+之类的一般应用的芯片内部已经固化，你改变不了，你编写程序是对内部寄存器操作
硬件描述语言和一般的高级语言有什么不同?
1、硬件描述语言：是电子系统硬件行为描述、结构描述、数据流描述的语言。2、高级语言：其语法和结构更类似汉字或者普通英文，且由于远离对硬件的直接操作，使得一般人更容易学习。二、语言特点不同 1、硬件描述语言：是对电路系统的结构、行为的标准文本描述。硬件描述语言和一些并行编程语言一样存在并行性...
汇编语言和VHDL有什么异同?
VHDL具体说是硬件描述语言,针对硬件电路的功能描述等的.这个是通用的,不针对具体的计算机类型和环境,是针对电路设计的;而汇编语言是符号化的机器语言,是针对具体型号的CPU的,是计算机的程序语言,属于软件范畴.机器不同,汇编语言就不同了.
VHDL AHDL 还有VerilogHDL c语言 c++这几种编程语言 对于初学者应该先学...
VHDL、AHDL和Verilog HDL 是硬件描述语言，通常用于FPGA\/CPLD的设计。初学者选择Verilog HDL比较容易上手，而且和C语言的语法比较接近，也比较通用。VHDL更常用于大型项目、军工等。AHDL使用的较少、不通用，故不建议学习。C\/C++属于计算机编程语言，C++是在C的基础上发展起来的。至于你要学什么，那就看...
可编程硬件描述语言主要包括哪俩种
目前最主要的硬件描述语言是VHDL和VerilogHDL。VHDL发展的较早，语法严格，而VerilogHDL是在C语言的基础上发展起来的一种硬件描述语言,语法较自由。VHDL和VerilogHDL两者相比，VHDL的书写规则比Verilog烦琐一些，但verilog自由的语法也容易让少数初学者出错。国外电子专业很多会在本科阶段教授VHDL,在研究生阶段...
