关于Cyclone III FPGA 差分信号转换成单端信号的方法

你好,我的信号输入是从AD采集过来的，差分信号输入到FPGA，应该是接LVDS_RX，但我在配置IP核的时候，根本就没法将它转换成单端信号。你能给出具体操作吗？ 这款AD芯片还有一对差分时钟输出，那它在FPGA里具体怎么操作呢？

可以参考altlvds_rx Megafunction User Guide中有详细说明
在配置IP核 那个“Documentation”的按钮

除了这个还有就是最好要看一下Cyclone III的LVDS接口注意事项，
AD 的lvds信号必须接到Cyclone III LVDS专用接口上，有的还要加上匹配电阻

接入fpga，进行管脚分配后，只需采用lvds差分对中任一信号接入altlvds_rx就可以了

谢谢你啊
我的AD输出为8对差分信号，还有1对差分数据时钟输出（DATA CLK OUTPUT）。具体是怎么配置呢？ 我的想法是：把8个数据输出与FIFO的DATA相连，时钟输出给wrclk，但是我怎么配置都不能达到要求。
麻烦你能给出一个具体的步骤吗？

1、对于作为LVDS传输的bank必须接2.5V的VCCIO。
2、左右bank（即1/2/5/6bank）的LVDS发送差分对信号无需外接匹配电阻，上下bank（即3/4/7/8bank）则需要。

1、2两条是PCB设计需要注意的地方

3、分配管脚时，左右bank的LVDS差分信号在IO分配时选择IO标准为LVDS；上下bank的LVDS差分信号在IO分配时选择IO标准为LVDS_E_3R。
4、在分配管脚时，只要指定LVDS信号的p端（+），则n端（-）自动匹配；实际在verilog中只要一个信号接口即可，无需一个差分对接口定义在源代码中。