请问Xilinx FPGA上PLL核的原理是什么？是原理而不是使用方法。

这个问题估计研究过的人不多。
我想，最底层的硬件设计应该可以参考模拟pll设计，与通常的pll模拟设计类似，然后xilinx把它集成进它的FPGA,最后上层的应用软件采用可以用coregen进行配置的方式，实现对底层pll参数的修改。所以你所说的原理，还是在模拟pll的设计上。去找类似的文档吧。本回答被网友采纳

Virtex-5 时钟管理模块CMT能提供非常灵活的高性能时钟控制。每个 CMT 包含两个 DCM 和一个 PLL。DCM位于 CMT 模块当中。每个 CMT 模块包含两个 DCM 和一个 PLL。 Virtex-6 时钟管理模块CMT做了改变，包括2个混合模式时钟管理（ two Mixed-Mode Clock Managers ）简称MMCM。MMCM是由PLL组成，这个结构类似Virtex-5 FPGAs 增强功能。~