一个关于xilinx的pll驱动的奇怪问题。
xilinx的fpga中，时钟引脚输入的时钟经pll倍频后，用得到的时钟去驱动普通的逻辑就工作正常，用得到的时钟去驱动gtp的时钟脚CLK00时，它工作就不正常了，时钟变为0（没有信号），这是什么原因呢？pll实例化代码：
IBUFG system_clk_ibufg
(
.O (sys_tile0_gtpclkout0_0_to_cmt_i),
.I (MHZIN)
);
assign system_clk_pll_reset_i = !tile0_plllkdet0_i;
PLL_BASE #
(
.CLKFBOUT_MULT (10),
.DIVCLK_DIVIDE (1),
.CLK_FEEDBACK ("CLKFBOUT"),
.CLKFBOUT_PHASE (0),
.COMPENSATION ("SYSTEM_SYNCHRONOUS"),
.CLKIN_PERIOD (25.0),
.CLKOUT0_DIVIDE (5),
.CLKOUT0_PHASE (0)
)
system_clk_pll
(
.CLKIN (sys_tile0_gtpclkout0_0_to_cmt_i),
.CLKFBIN (CLK00FB),
.CLKOUT0 (CLK00OUT),
.CLKOUT1 (),
.CLKOUT2 (),
.CLKOUT3 (),
.CLKOUT4 (),
.CLKOUT5 (),
.CLKFBOUT (CLK00FB),
.LOCKED (),
.RST (system_clk_pll_reset_i)
);
BUFG sys_clkout0_bufg_i
(
.O (CLK00IN),
.I (CLK00OUT)
);
xilinx fpga 上电配置后 pll的锁相状态
如图所示，在弹出的PLL配置页面Page1中，主要设置“Input Clock Information”下的输入时钟频率，这里我们在“Value”下输入“25”MHz。其他的配置通常使用默认即可，大家也可以点击右下角的“Datasheet”查看文档，确认相关设置的具体含义。在page2中，如图所示，我们设置CLK_OUT1的输出时钟频率为12.5（单...
用FPGA自带的锁相环(PLL)配置两个时钟是出问题了,求解答???
首先要看你的哪家的FPGA，XILINX和ALTERA的PLL不一样。XILINX的时钟管理模块有DCM和PLL组成，DCM是全数字的，而PLL是模拟的。一般频率合成用数字的DCM来实现，因为非常灵活，Fout=Fin*M\/D, M 和D可以在1到32之间任选。而PLL的应用更灵活，Fout=Fin*M\/(D*O),其中M:1~64，D:1~52，O：1~1...
一步步教你如何进行Xilinx SerDes调试
2. 使用IBERT IBERT是一个强有力的调试工具，可以用于调整参数设置和确认系统余量，也可以用于故障现象判断。IBERT在CORE generator里产生工程和BIT文件。将BIT文件下载到FPGA后，使用ChipScope Analyzer连接到FPGA上，就会出现IBERT的GUI调试界面。a) 检查PLL是否LOCK，如果没有，需要检查时钟和电源。比如时钟...
fpga外部输入一组lvds时钟,然后使用pll_adv分频,实现设计时报错_百度知 ...
system_clk --> pll_fb_in 这个是最简单的方法， IBUFGDS的输入接到PLL输入， PLL的输出通过BUFG接到CLOCK NETWORK. 然后得到的system_clk 接到PLL的feedback输入 如果这个时钟是驱动I\/O模块的话，例如是ADC信号的时钟，还要加上BUFPLL BUFIO这些。具体的可以看看你用的片子的对应的datasheet，上面...
Xilinx的FPGA里面调用IP core,有PLL_ADV, DCM_ADV, PLL_to_DCM和DCM...
ADV就是advance的意思，高级的意思，比如可以在线配置PLL什么的，一般也是用不上，好像还有就是ADV的输入下限时钟频率更低了。PLL是模拟的，DCM是全数字的。一般设计基本一样用，没什么前后要求。
#vlog ..\/xilinx_ip\/pll\/pll_clk_in.v -incr 什么意思
编译 这个pll_clk_in.v的文件
【惊喜揭秘】xilinx 7系列FPGA时钟区域内部结构大揭秘,让你轻松掌握...
IO时钟缓冲器（BUFIO）只能驱动当前时钟区域的IO列中的时钟节点。多区域时钟缓冲器（BUFMR\/BUFMRCE）允许用户时钟从MRCC或SRCC进入FPGA后驱动上、下两个垂直相邻时钟区域的BUFR或BUFIO。总结，BUFG功能强大，每个FPGA最多只能有32个BUFG工作，32个BUFG被水平时钟线分为上下两部分，各16个BUFG，上半部分的...
用fpga产生各种频率的方波 ,xilinx V5的芯片,要产生频率范围250MHz到50...
这么高的频率不可能写出频率可变的方波，因为使用verilog只能对一个方波进行分频，而不能倍频。V5的片子跑到1G已经够高了，再高应该就不可能了，PLL生成1G的方波应该可以，但是1G的方波进行分频只能是2分频，4分频，6分频。。。（如果不要求50%的占空比可以3分频，5分频。。。），也就是最多能出个500...
[FPGA\/VerilogHDL\/Xilinx]SerDes接口设计
赛灵思（Xilinx）的许多FPGA集成了MGT（Multi-Gigabit Transceiver）收发器，即SerDes（Multi-Gigabit Serializer\/Deserializer），为各种高速串行数据传输协议提供了物理层基础。MGT收发器由PMA（Physical Media Attachment）和PCS（Physical Coding Sublayer）两部分组成。PMA内部集成了高速串并转换、预加重、接收...
如何设计FPGA的PLL模块?
1、General\/Modes。在General栏里设定器件，速度等级，输入频率，还可以将PLL设置在LVDS模式下（需要器件支持）。在PLL type中设置PLL类型（影响补偿模式）。2、（Scan\/Lock）设置PLL控制信号。3 、Simulation Library选择模拟时使用的库。4、 Summary可以看到将要生成的文件。MegaFunction的ALTPLL模块实际是...
