Xilinx FPGA管脚驱动问题
最近在学习xilinx的FPGA，它的io口有很多电平标准，那请问一下，像LVCMOS和LVTTL的驱动方式是不是不一样，不如前者是电压驱动，后者是电流驱动？
Vcc：5V；VOH>=2.4V；VOL<=0.5V；VIH>=2V；VIL<=0.8V。
因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。
所以后来就把一部分“砍”掉了。也就是后面的LVTTL。
LVTTL又分3.3V、2.5V以及更低电压的LVTTL(Low Voltage TTL)。
3.3V LVTTL：
Vcc：3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。
2.5V LVTTL：
Vcc：2.5V；VOH>=2.0V；VOL<=0.2V；VIH>=1.7V；VIL<=0.7V。
更低的LVTTL不常用就先不讲了。多用在处理器等高速芯片，使用时查看芯片手册就OK了。
TTL使用注意：TTL电平一般过冲都会比较严重，可能在始端串22欧或33欧电阻； TTL电平输入脚悬空时是
内部认为是高电平。要下拉的话应用1k以下电阻下拉。TTL输出不能驱动CMOS输入。
CMOS：Complementary Metal Oxide Semiconductor PMOS+NMOS。
Vcc：5V；VOH>=4.45V；VOL<=0.5V；VIH>=3.5V；VIL<=1.5V。
相对TTL有了更大的噪声容限，输入阻抗远大于TTL输入阻抗。对应3.3V LVTTL，出现了LVCMOS，可以与3.3V
的LVTTL直接相互驱动。
3.3V LVCMOS：
Vcc：3.3V；VOH>=3.2V；VOL<=0.1V；VIH>=2.0V；VIL<=0.7V。
2.5V LVCMOS：
Vcc：2.5V；VOH>=2V；VOL<=0.1V；VIH>=1.7V；VIL<=0.7V。
CMOS使用注意：CMOS结构内部寄生有可控硅结构，当输入或输入管脚高于VCC一定值(比如一些芯片是0.7V)
时，电流足够大的话，可能引起闩锁效应，导致芯片的烧毁。本回答被提问者采纳
FPGA使用了部分管脚作为输出,同时需要这些输出引脚的值在系统复位信号有...
还有接FPGA的那个需要保持数据的外设，大概不是什么总线设备吧，否则不可能对这种现象敏感。可能是个接口电路，这种电路应该可以通过片选、使能之类的引脚，用RST#结合MOS管来控制生效。
Xilinx FPGA的GTX管脚能当普通IO管脚使用吗?哪里有这方面的资料?_百度...
不可以，GTX是高速Serdes，只能以差分信号形式跑串行，高速协议。低速信号都跑不了，你可以看看Transceiver结构，xilinx官网的UserGuide UGXXX里有。
xilinx FPGA 产生时钟模块,为什么采用一对差分全局时钟管脚输入?
无论是DCM还是MMCM，实际使用的都是单端的激励输入，只是差分的情况下，事先用了个bufds，做差分转单端。这个主要跟你板子的设计相关，如果只是一个低频，时钟质量要求不高的板子，用单端无所谓了。
7系列FPGA中有关IOSTANDARD警告和错误的处理方法
大意是，新版本的ISE对7系列FPGA的管脚约束增强了限制，以防止在用户不了解电路板电压或管脚连接时，由于ISE对于引脚和IOSTANDARD的默认（default）选择而造成设备的损坏。通俗点说就是，Xilinx以前给我们都是设置好一个default的引脚绑定和IOSTANDARD约束的，但是为了我们用的时候对电路板不了解，也不去改默认...
fpga未使用的管脚放在总线上如何设置管脚类型,不影响总线
如果是 Xilinx ISE 的话，在左侧Design窗口中的generate programming file按钮那里，右键点击，弹出菜单中的process properties选项卡里，有unused IOB的属性配置，即未用管脚熟悉配置，可选择为上拉，下拉或者悬空，你可以根据需要配置这个熟悉。如果总线上的使能信号是低电平有效的，建议将默认unused IOB属性...
怎么判断FPGA芯片是否坏了
1、确定安装了下载器驱动。2、确定下载线没问题，换别的试试。3、芯片烧坏不是这个现象，io管脚1.0v有有可能是外部器件下拉导致的，正常的话3.3v。4、你用的应该是Xilinx spartan3E的芯片，FPGA本身是有一个管教可以连接led灯的，如果下载成功，led灯可以点亮来证明芯片已经工作。5、确定晶振是否起...
在xilinx的fpga芯片中有的pin是Clock Capable I\/Os,这个到底是干嘛的...
IO是FPGA中的资源。 有的IO就是专门用来做时钟输入输出的，有的可以做为差分使用。有些地方如果你不按要求分配IO就会出错。比如V6上MMCM要求时钟输入的管脚就必须得是Clock Capable I\/Os。
xilinx的FPGA xc2v2000的配置管脚TDK TDI TDO TMS 是什么意思?用来干什 ...
TRST：测试复位输入管脚。这个JTAG接口可以完成PC和FPGA的通信，可以通过JTAG口通过PC完成对FPGA扫描，BIT文件下载，Chipscope分析等调试功能。为实现JTAG功能，你需要FPGA在PCB板上有JTAG边界扫描电路，JTAG并口或者USB口下载线；这个相关可以查一下Xilinx开发书籍JTAG章节，一般书店都有卖的。
xc7vx690t芯片可以调管脚吗
可以。XC7VX690T是Xilinx的FPGA芯片，它拥有大量的I\/O管脚，可用于连接外部设备和电路。这些管脚可以通过软件进行配置和控制，以实现不同的功能和连接需求。通过使用Xilinx提供的设计工具，可以对XC7VX690T芯片的管脚进行灵活的配置。
xilinx 的FPGA Vertex 5的时钟分配是怎么回事?GC 管脚和CC管脚具体指...
以最小的时延差(Skew)\/抖动(Jitter)到达FPGA上各Bank中供各种时序电路使用；普通IO脚也可以引时钟信号，然后绕到BUFG，驱动片上其他时序电路，但由于普通IO与BUFG间是普通布线资源且绕线，不能保证抖动\/倾斜；CC脚使用的一个注意事项，不能用作LVDS等差分输出；（用作差分输入是可以的）
