有关比较器的verilog语言编程，帮我看看有什么错误，谢谢啦↖(^ω^)↗~~
总是会有这样的错误
Error (10170): Verilog HDL syntax error at mycompare.v(2) near text "8"; expecting ";"
module mycompare(a,b,equal);
parameter size 8 ;
input [7:0]a;
input [7:0] b;
output [1:0] equal;
reg [1:0] equal;
always @(a or b)
begin
if (a==b) equal=1;
else if (a>b) equal=2;
else (a<b) equal=3 ;
end
endmodule
第1个回答 2012-12-05
parameter size 8 ; 改为 parameter SIZE=8 ;
else (a<b) equal=3 ; 改为 else equal=3 ; 或者 else if(a<b) equal=3 ;
else (a<b) equal=3 ; 改为 else equal=3 ; 或者 else if(a<b) equal=3 ;
第2个回答 2012-12-05
parameter size 8 ;
改成
parameter size=8 ;
改成
parameter size=8 ;
第3个回答 2012-12-05
（1）else (a<b) equal=3 ;
reg [1:0] equal;
（2）parameter size 8 ;
（3）begin--end 语句内部结构重新构架
这是不行的
reg [1:0] equal;
（2）parameter size 8 ;
（3）begin--end 语句内部结构重新构架
这是不行的
Warning: Invalid argument supplied for foreach() in /www/wwwroot/www.t2y.org3v3b34/skin/templets/default/contents.html on line 47
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