一个最简单的verilog语法错误，求高手帮我看看。 程序意思为：无输入，输出一个定值。
module a(b);
output [9:0] b;
b=10'd1;
endmodule
报错：
Error (10170): Verilog HDL syntax error at a.v(3) near text "="; expecting ".", or "("
第1个回答 2013-05-27
module a(b);
output [9:0] b;
assign b=10'd1;
endmodule
这样就对了。本回答被提问者采纳
output [9:0] b;
assign b=10'd1;
endmodule
这样就对了。本回答被提问者采纳
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